Crucial 256MB PC3200 CL3 ECC

Tecnologie ECC e Registered

Fin dagli albori delle telecomunicazioni (o meglio, della comunicazione), uno dei problemi principali è stato quello di garantire che un certo dato venga ricevuto così come viene mandato; durante il processo di trasmissione infatti si nascondono tante 'insidie' che possono alterare le informazioni trasmesse.

Questo problema si fa molto più serio se si parla di quantità enormi di informazioni da inviare a velocità molto elevate; e questa è proprio la condizione tipica che ritroviamo sui computer.

Certo, si è fatto molto per migliorare la qualità dei segnali elettromagnetici, tuttavia esiste sempre una probabilità che siano occorse delle alterazioni indesiderate durante il trasferimento dei dati; tuttavia mentre sui PC normali tale probabilità è accettabile, non lo è per i server e le workstation (immaginate cosa potrebbe accadere se venisse alterato per errore il valore di un conto corrente sui server di una banca).

Da tempo quindi si sono studiati algoritmi e tecnologie volte a ridurre la probabilità che si verifichi un errore; la più semplice è la tecnica di parità; ossia per ogni stringa di n bit (per ogni sequenza di 0 e 1) viene aggiunto un bit supplementare (chiamato appunto bit di parità) con valore 0 o 1 a seconda del numero di bit con valore 1 presenti nella stringa. Alla fine quindi la stringa di n+1 bit dovrà contenere un numero pari di bit con valore uno. In questo modo se durante il trasferimento viene alterato un valore (0 diventa 1 o 1 diventa 0) sarà possibile individuare l`errore e magari richiedere nuovamente l`invio della stessa stringa. Questo algoritmo pur riducendo il rischio che un errore 'passi inosservato', è ben lontano da garantire un buon margine di sicurezza, infatti non è in grado di individuare quale bit è stato alterato, quindi non è in grado di recuperare il dato alterato, inoltre nel caso in cui avvenga più di un`alterazione sulla sequenza di bit (tale che la parità non risulti alterata), la stringa verrà presa per buona (nonostante magari sia ancora più 'sbagliata' di quella con un solo bit alterato). Come se non bastasse, lo stesso bit di parità è soggetto ad alterazioni. Quindi i meccanismi di controllo tengono conto di queste due uniche considerazioni (le sole che sono sempre esatte):

se una stringa rispetta la parità, probabilmente è giusta

se una stringa non rispetta la parità, certamente è sbagliata

Questi criteri danno quindi un`idea del livello di approssimazione a cui è soggetto l`algoritmo di parità.

Ciò ci deve far riflettere sul fatto che è impossibile garantire la sicurezza totale che un dato sia stato ricevuto così come è stato mandato, ma è solo possibile ridurre la probabilità che gli errori non vengano rilevati.

Per porre rimedio alle evidenti limitazioni della parità (comunque, sempre meglio di niente) è stato sviluppato l`algoritmo ECC (Error Correction Code) che se supportato sia da mittente che destinatario (nel nostro caso memory controller e memoria) permette di inviare una sequenza di bit ridondanti che in caso di errori permettono di individuare, con buona probabilità, il bit esatto su cui si è verificato l`errore e di correggerlo; ovviamente anche questa tecnologia ha dei limiti, ed in caso di errori multipli può fallire il proprio compito (rilevando l`errore ma non riuscendo a correggerlo), tuttavia se consideriamo che con le moderne tecnologie la probabilità che si verifichi un errore è bassa, quelle che si verifichi un errore multiplo sono davvero straordinariamente basse.

Attualmente il rapporto tra bit di dati e bit ECC è di 8 a 1, ad esempio su un bus da 64-bit per ogni ciclo di clock, oltre ai 64-bit di dati vengono trasferiti 8-bit necessari alle verifiche; di fatto quindi un sistema a 64-bit con supporto all`ECC dispone di un bus da 72-bit (per evitare che i dati trasferiti in eccedenza compromettano le prestazioni). Inoltre i moduli di memoria ECC integrano un chip di memoria supplementare proprio per memorizzare questi dati.

Come se ciò non bastasse, per rendere più sicuri i trasferimenti di grandi quantità di dati ad alta velocità sono state introdotte le memorie 'registered'. Tali memorie sono dotatedi un registro (o buffer che dir si voglia) che 'raccoglie' i dati richiesti dal sistema e li mantiene al suo interno per un ciclo di clock.

Tale tecnologia era stata sviluppata inizialmente per i sistemi ad alta densità (con più di 32 chip di memoria) in quanto erano soggetti al peggioramento della qualità del segnale; grazie ad essa è possibile migliorare l`affidabilità sui sistemi dotati di molta memoria ad alta velocità (quali appunto i server). Tuttavia molti sistemi di ultima generazione, anche desktop. come quelli con Athlon 64 FX richiedono memoria di tipo registered per funzionare.

Nei casi più generali però è sconsigliato l`utilizzo di questa memoria su sistemi desktop in quanto non ce n`è bisogno, e la latenza è comunque più alta rispetto ai normali moduli 'unbuffered', in quanto su ogni operazione c`è il ritardo di un ciclo di clock; ciò si traduce in un degrado delle prestazioni della memoria di qualche punto percentuale. Senza contare che sono memorie più costose di quelle unbuffered.

La combinazione delle tecnologie ECC e registered permette quindi di raggiungere un livello di affidabilità più che sufficiente per gli attuali server e workstation, sacrificando qualcosa in prestazioni, tuttavia si tratta di un 'investimento' più che giustificato se si deve assicurare la stabilità massima.